三星计划将 2nm 工艺应用于 HBM5 基础晶粒，以实现 50% 的速度提升

三星电子于 27 日宣布，将在下一代高带宽内存 High Bandwidth Memory（HBM5）的基底晶粒（base die）上应用 2 纳米代工工艺，并采用栅极全包围（Gate-All-Around，GAA）结构。公司通过其半导体新闻中心表示，预计 HBM5 的运行速度将比上一代 HBM4E 快超过 50%，并正在准备用于提升速度与能效的尖端工艺。基底晶粒是位于 HBM 堆叠结构底部的逻辑半导体，用于连接 GPU、CPU 等外部处理器与 HBM 之间的数据；自从 HBM4 开始采用代工工艺以来，基底晶粒已作为决定整体产品性能与能效的核心部件而受到关注。

三星使用 4nm 工艺出货 HBM4 和 HBM4E

三星电子于 2 月出货全球首款用于量产的 HBM4，随后于 5 月出货 HBM4E 的 12 层样品。HBM4 和 HBM4E 的基底晶粒采用三星 Foundry 的 4 纳米第四代工艺，该工艺已进入量产第三年。

三星为 HBM4E 基底晶粒应用高密度与超高性能器件

三星电子 Foundry 事业部技术开发负责人兼副总裁 具夏晶（Gu Ja-heum）表示，为了实现 14Gbps 或更高的高速运行，将高密度器件与超高性能器件应用到了 HBM4E 基底晶粒上。通过高效布置金属布线层来降低功耗，并同时优化了散热路径。

三星强调整合存储器、代工与封装的一站式能力

三星电子强调其一站式能力：将存储器、代工与先进封装进行内部化。该结构由内存事业部生产核心晶粒（core dies），由 Foundry 事业部生产基底晶粒（base dies），再由封装组织将它们组装为成品。公司表示，这使得能够在设计阶段就实现速度、功耗、散热与良率的协同优化。三星还表示，在进行 HBM4 基底晶粒开发时，成立了跨事业部门的专项团队，从首批样品阶段起就实现了性能与良率目标；从工艺准备到结果确认，预计约需 3 个月。

三星启动 2nm 量产，并计划推出 2nm 第二代移动产品

三星电子正在将代工先进工艺的应用领域从移动端扩展至 AI、高性能计算（HPC）、汽车与机器人领域。公司于去年下半年开始量产其 2 纳米第一代工艺。今年下半年，公司计划启动基于 2 纳米第二代工艺的移动产品量产，以在提升良率与性能的同时推进。此外，三星正在扩展连接先进封装与 HBM 的一站式解决方案，并面向数据中心开展基于硅光子学（silicon photonics）与共封装光学（co-packaged optics，CPO）的技术开发。基于在 HBM4 上积累的 4 纳米基底晶粒经验，三星计划提前将 2 纳米工艺应用到 HBM5，以巩固其在 AI 半导体市场的技术领先地位。

常见问题

三星将对 HBM5 基底晶粒应用哪种代工工艺？

三星电子于 27 日宣布，将在 HBM5 的基底晶粒上应用采用栅极全包围（Gate-All-Around，GAA）结构的 2 纳米代工工艺。公司表示，HBM5 的运行速度预计将比 HBM4E 快超过 50%。

三星何时出货 HBM4 和 HBM4E 产品？

三星电子于 2 月出货全球首款用于量产的 HBM4，并于 5 月出货 HBM4E 的 12 层样品。两款产品的基底晶粒均采用三星 Foundry 的 4 纳米第四代工艺。

三星的 2nm 工艺生产时间表是什么？

三星电子于去年下半年开始量产其 2 纳米第一代工艺。公司计划在今年下半年启动基于 2 纳米第二代工艺的移动产品量产，以实现良率与性能的提升。