华为发布“Tau 法”，以引导Post-Moore’s之后的半导体演进

引言

华为于 2026 年 5 月 25 日在上海举行的国际电路与系统研讨会上正式宣布“τ（Tau）定律”，标志着中国首次提出面向全球半导体产业发展的指导性原则。华为董事、半导体业务总裁何廷波发表了题为《新型半导体发展路径的探索与实践》的主旨演讲。同日，何廷波还在中国科学院预印本平台发布了一篇同行评议论文，题为《面向多层电子系统的时间尺度理论》，为新定律提供了详细的技术解释与理论基础。

τ 定律提出，将传统的“几何缩放”（通过缩小晶体管尺寸实现）替换为“时间（τ）缩放”，作为半导体与电子系统演进的基础优化原则。根据华为的框架，这一转变回应了现实：在 7 纳米节点之后，摩尔定律不再带来显著收益，而先进光刻技术的获取已对许多芯片制造商形成严重约束，且在经济上不可承受。通过诸如逻辑折叠等创新技术系统性压缩信号传播延迟，并持续提升晶体管密度，τ 定律旨在不主要依赖推进工艺节点的情况下实现持续的半导体演进。

该消息引发了即时的市场反应：5 月 25 日，中国半导体股普遍上涨。中国集成电路（SMIC）股价接近涨停，华虹半导体逼近 20% 涨停，设备供应商 Triotech（688072.SH）与盛美上海（688082.SH）涨幅显著。

时间（τ）缩放取代几何缩放

τ 定律从根本上重塑了半导体行业的首要优化目标。它认为，与其只关注缩小晶体管尺寸，不如系统性降低特征时间常数 τ——即信号在电子系统每一层中传播所需的时间——从皮秒级晶体管开关时间，降低到二级数据中心工作负载的响应时间。

从历史上看，半导体行业的首要任务围绕一个目标展开：降低晶体管尺寸。戈登·摩尔于 1965 年观察到，晶体管密度大约每两年翻一倍。十年后，罗伯特·丹纳德的缩放理论补充了这一观察，表明通过按比例降低电压与尺寸，可以维持恒定的电场强度。几何缩放与丹纳德缩放共同推动了近 50 年来性能/瓦特与性能/美元的指数级提升。

根据何廷波已发表论文的说法，这种行业“约定”已失去适用性。在超过 7 纳米节点之后，几何缩放不再提供成比例的收益。在 2 纳米节点上进行先进芯片设计，其开发预算已超过 10 亿美元。对于像华为这样缺乏最先进光刻设备访问条件的公司而言，这些约束到来的更早，并带来更严峻的后果。

过去 6 年，华为半导体团队在移动 SoC、AI 加速器、系统架构与封装领域开展了深入研究。他们的结论是：答案不在于采用新的工艺节点或晶体管架构，而在于从根本上改变优化目标本身。未来电子系统的发展不应追求几何缩放，而应追求时间缩放：在堆栈的每一层中系统性降低特征时间常数 τ——从皮秒级晶体管开关到二级数据中心响应时间。

基于这一原则，华为在过去 6 年中已成功设计并量产了 381 款芯片。今年秋天，公司将发布新的麒麟智能手机芯片，全面实现逻辑折叠技术，并带来显著增强的性能。

Omdia 面向中国的半导体分析总监何晖解释称，τ 定律的原则是将通信网络中的高传输、低时延理念应用到芯片内部，而不是仅靠先进工艺节点来创造缩放空间并增加晶体管数量。他进一步指出，在先进工艺约束之下，华为将自身技术优势与通信技术专长以及改进的介质材料结合，以突破物理极限并追求替代性的技术突破。

逻辑折叠作为核心技术

何廷波的论文指出，逻辑折叠是 τ 定律的核心技术落地。论文认为，摩尔定律的本质不在于几何缩减，而在于提供对终端用户影响最大的技术。更小的晶体管能提升系统性能，因为它们切换更快。更密的互连线能提升性能，因为信号传输距离更短。更高的集成度能提升性能，因为数据跨越的边界更少。每一次技术代际演进都会从时间上实现压缩：器件层面从皮秒到纳秒，芯片层面从纳秒到微秒，系统层面从微秒到秒。空间缩放只是用于压缩时间的工具。

因此，时间本身应当成为首要的度量标准。在堆栈的每一层——晶体管、电路、芯片与系统——都可以定义一个特征时间常数 τ，降低它将成为统一的优化目标。几何缩放只是众多技术路径之一，而不是唯一方法。

Albright Stonebridge Group 合伙人兼副总裁、以及中国技术政策负责人 Paul Triolo 对 τ 定律做出如下解读：华为的路径很直接——未来半导体进步不再主要依赖几何尺寸缩减，而是通过压缩器件、电路、芯片与系统各层的有效时间常数 τ 来实现。器件层面，这种机制降低电阻与电容；电路层面，则意味着使用三维“逻辑折叠”架构来缩短导线与信号路径；芯片层面意味着软硬件架构与硅协同设计；系统层面意味着通过统一的内存语义与紧密集成的 SuperPods 来降低互连延迟。

针对逻辑折叠本身，Triolo 解释称，华为将其描述为从传统二维布局转向垂直堆叠架构：沿 Z 轴将多个逻辑层向上折叠。华为的类比是：从单层住宅过渡到由电梯连接的多层建筑。目标非常明确：在不完全依赖晶体管尺寸缩减的前提下，缩短信号传播距离，缩短关键路径，并提高有效晶体管密度，从而实现性能提升。

论文指出，τ 缩放的首个大规模量产测试发生在移动设备应用中。智能手机 SoC 具有独特特征：单个芯片构成整个系统。多插槽并行架构无法实现；即使有数千个节点，也无法弥补链路速度缓慢的问题。提供给用户的全部性能都来自单一芯片，它仅消耗数瓦，并受到手持设备外形所带来的散热约束。

此外，在 2020 年之后，随着对先进工艺节点的获取变得受限，关键问题变为：在工艺节点固定的情况下，单芯片上如何继续实现代际性能提升？

华为的答案是逻辑折叠。逻辑折叠是一种设计方法：在时间缩放原则指导下，将数字、模拟与存储电路划分为按垂直堆叠的有源层，实现性能、功耗与面积之间的协同优化。

何廷波表示，“麒麟 2026”智能手机芯片体现了逻辑折叠的首次成功落地。基于全新的自由逻辑设计原则，它从单层架构扩展到双层架构，并在晶体管密度及相关指标上实现了显著提升。“我们实现了一系列仅靠先进工艺技术本身难以获得的突破，”他说。这类创新将逐步在 2027 年及之后进入量产芯片。

“在未来十年里，我们将继续向更全面的折叠推进，甚至推进多层折叠，不断从器件、 电路、芯片到系统对全栈性能进行持续优化，”他补充道。

Triolo 指出，这种路径并非完全技术上的新奇方向。半导体行业多年来一直在朝这个方向探索——NVIDIA 当前的优势不仅来自晶体管密度，还来自系统层面的集成；AMD 追求 chiplet 堆叠与先进封装；苹果 M 系列的成功在很大程度上归功于存储本地化与软硬件的垂直集成。“华为的方法将这些趋势提炼并上升为一个面向后摩尔定律时代的综合解决方案，”Triolo 说。

论文指出，移动 SoC 上的逻辑折叠在固定器件节点（工艺技术保持不变）下，实现了 55% 的晶体管密度阶跃式增长，以及 41% 的能效提升。论文预测，到 2031 年，晶体管密度将在器件与电路层面从 155 MT/mm²（每平方毫米 1 亿 5,500 万晶体管）提升到 400+ MT/mm²。华为的官方表述显示，到 2031 年，基于 τ 定律的先进芯片将在晶体管密度上达到相当于 1.4 纳米工艺技术的水平。

对中国半导体行业的影响

在全球半导体竞争中，由于先进光刻技术约束，中国半导体行业面临最严峻的挑战与压力。然而，华为的 τ 定律以及多款芯片原型为中国半导体行业——以及全球半导体行业——在后摩尔定律时代实现持续演进提供了新的方向。

从 2020 年 5 月到 2026 年 5 月，华为设计并量产了 381 款服务于移动、人工智能、汽车、工业与基础设施市场的芯片。在这份产品组合中，τ 缩放理论得到了验证。

华为在论文中表示，面向未来，CPU 核心频率预计将在 2029 年达到 4 GHz 及以上。在典型使用场景下，麒麟 SoC 的能效预计在未来 3 到 5 年内提升超过 2 倍。AI 硬件集成预计到 2035 年提升超过 100 倍。

何廷波表示，从 2026 年到 2035 年，随着多项探索性技术逐步产品化，晶体管密度将继续增长，工作频率将持续提高，公司也将继续发布高性能的智能手机芯片。“我们的方案有效，而且效果很好。我们的新芯片性能能够充分支撑其在与其他路径的持续对标中保持优势。”

关于未来半导体行业发展，何廷波表示：“未来当然属于开放合作。在 τ 定律路径下，我们预计将与全球科学家、工程师以及产业伙伴紧密协作，共同推进半导体与电子产业的发展。”

何晖认为，华为披露本身就体现了态度：追求系统级优化，而不是仅在物理极限上展开纯粹竞争，是朝着积极方向迈出的尝试，因为基于硅的摩尔定律正接近根本性极限。

上海财经大学智能技术产业研究与智能经济研究领域杰出教授胡艳萍将 τ 定律概括为，实质上打开了“华为式”的芯片计算时空视角：应用自由逻辑变换原则，针对时间常数进行物理层面的优化，通过逻辑折叠提升密度，通过全栈协同提升效率，并通过系统重构来降低延迟。这是一套不同于以往强调工艺精度、DUV 多重曝光与良率等视角的新框架，具有多维度技术融合演进特征，不只是“增加与优化”。行业观察者不仅应关注逻辑折叠，还应理解自由逻辑设计理念在根本层面代表的含义。

胡艳萍最后指出，τ 定律既包含理论创新，也包含实践探索。“随着路径推进，它将不断延伸得更远，超越熟悉的半导体行业版图。”

常见问题

问：什么是 τ 定律？它与摩尔定律有何不同？

答：τ 定律由华为于 2026 年 5 月 25 日正式宣布，提出以“时间（τ）缩放”（降低信号传播延迟）替代“几何缩放”（缩小晶体管尺寸），作为半导体演进的指导原则。摩尔定律基于这样的经验：晶体管密度大约每两年翻一倍；在 7 纳米工艺节点之后，它不再带来成比例的收益。τ 定律通过在所有层级系统性降低特征时间常数 τ 来解决这一问题——从晶体管开关（皮秒）到数据中心响应（秒）——从而在不主要依赖推进工艺节点的情况下实现性能提升。

问：什么是逻辑折叠？它是如何实现的？

答：逻辑折叠是 τ 定律的核心实现技术。它将传统的二维芯片布局转向三维垂直堆叠：多个逻辑层沿 Z 轴向上折叠。按照华为的类比，它类似于从单层住宅过渡到由电梯连接的多层建筑。通过降低信号传播距离、缩短关键路径，并在不依赖更小工艺节点的情况下提升有效晶体管密度，逻辑折叠实现性能提升。在工艺节点固定的情况下，华为的落地实现了 55% 的晶体管密度增幅与 41% 的能效提升。

问：从 τ 定律出发，华为预计会带来哪些性能提升？

答：根据华为已发表论文，CPU 核心频率预计到 2029 年将达到 4 GHz 及以上。在典型使用条件下，麒麟 SoC 的能效预计在 3 到 5 年内提升超过 2 倍。AI 硬件集成预计到 2035 年提升超过 100 倍。到 2031 年，基于 τ 定律的先进芯片将在晶体管密度上达到相当于 1.4 纳米工艺技术的水平。