IBM 发布 1 纳米以下的纳米堆栈芯片，拥有 1000 亿晶体管

IBM 在 VLSI 2026 上展示了一款名为 nanostack 的亚 1 纳米芯片架构，在 0.7 nm 节点上集成了近 1000 亿个晶体管。这种三维设计比 IBM 2021 年的 2 nm 芯片能效提升高达 70%，晶体管密度提升近一倍，面向 AI 加速器工作负载，SRAM 缩放改进 40%。IBM 研究中心预计，nanostack 架构可支持至少十年的持续半导体缩放，以应对传统二维缩小（面临量子隧穿和散热等物理限制）带来的行业压力。

IBM 推出三维 Nanostack 晶体管架构

此次发布的核心是 nanostack，一种在 IBM 位于纽约奥尔巴尼的半导体研究设施开发的三维晶体管架构。该设计将晶体管垂直堆叠并交错在两层键合层中，使用超薄介电材料分隔。这种方法与 IBM 首创并被行业广泛采用的纳米片技术有根本区别——纳米片在二维上压缩特征，而 nanostack 在第三维上增加密度。

IBM 研究总监兼 IBM 院士 Jay Gambetta 表示：“我们不仅是在制造更小的晶体管，更是在重塑芯片构建方式，以提供大幅提升的性能和能效。”

Nanostack 芯片实现近 2 倍密度及 70% 能效提升

IBM 在 VLSI 2026 上发布的技术成果显示，与 IBM 2021 年的 2 nm 芯片相比：

• 晶体管密度提升近 2 倍
• 性能提升高达 50%
• 能效提升高达 70%
• SRAM 缩放改进 40%

SRAM 的改进对 AI 工作负载尤其重要。片上内存带宽是 AI 加速器的限制因素，更好的 SRAM 缩放让芯片设计者能在不增加面积或功耗的情况下，将更多内存置于更靠近处理器的位置。

IBM 澄清 0.7 nm 节点命名反映密度代次

现代工艺节点编号已不再对应实际物理尺寸。IBM nanostack 设计中的晶体管沟道层厚度约为 5 纳米，大约相当于 15 个硅原子。0.7 nm 的命名反映的是密度和性能代次，而非芯片上每个特征的直接测量值。IBM 直接承认这一点，并表示 nanostack 方法通过垂直方向而非将所有维度缩小至原子极限，实现了亚 1 nm 缩放所预期的有效增益。

IBM 预计 Nanostack 支持十年持续缩放

半导体行业面临日益增长的压力，因为传统二维缩小已达到物理限制，包括量子隧穿、散热和制造成本。纯粹光刻技术进步的节奏已放缓。IBM 的方法通过 3D 顺序集成增加密度来应对这一挑战。该公司预计，nanostack 架构从当前节点起可支持至少十年的持续缩放。

Techinsights 的 Dan Hutcheson 表示，这一进展为路线图“又增加了 10 到 15 年”。主要竞争对手如英特尔、三星和台积电也在推进相关的三维晶体管策略，包括互补 FET 设计。IBM 的发布代表了一条在亚 1 nm 门槛上经过验证的可行路径的工作演示。

IBM 在奥尔巴尼设施与行业伙伴开展研究

IBM 与 Lam Research、东京电子和 SCREEN 半导体解决方案等合作伙伴共同开展这项工作。奥尔巴尼设施还将配备来自 ASML 的高数值孔径极紫外光刻工具，这是逻辑缩放下一阶段所需的系统。IBM 还单独宣布计划成立 Anderon，这是一家独立的量子代工厂，旨在以商业规模制造量子晶圆。

IBM 预计五年内实现量产

nanostack 芯片仍是研究原型，但 IBM 确认已演示了具有预期开关性能的功能性 CMOS 反相器操作。IBM 认为最早可在五年内实现量产采用。这一发布并不预示即将推出产品——它表明行业下一代硬件已具备可行的结构基础。

常见问题

IBM 在 VLSI 2026 上展示了什么？

IBM 在 VLSI 2026 上展示了一款名为 nanostack 的亚 1 纳米芯片架构，在 0.7 nm 节点上集成了近 1000 亿个晶体管，采用三维设计将晶体管垂直堆叠在两层键合层中。

IBM 的 nanostack 芯片与 2021 年的 2 nm 芯片相比如何？

与 IBM 2021 年的 2 nm 芯片相比，IBM 的 nanostack 芯片晶体管密度提升近 2 倍，性能提升高达 50%，能效提升高达 70%，SRAM 缩放改进 40%。

IBM 预计 nanostack 芯片何时能实现量产？

IBM 认为最早可在五年内实现量产采用，nanostack 架构预计可支持至少十年的持续半导体缩放。